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討論串[請益] 電路設計(已修改)
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#3
Re: [請益] 電路設計(已修改)
推噓2(2推 0噓 4→)留言6則，0人參與, 最新作者sasako (模糊地讓我看不清)時間15年前 (2011/01/30 02:21), 編輯資訊
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還是你定義說reset放開後的第一個clk出來的訊號就忽略？. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 118.169.73.232. 那說說我的看法給你參考，假如你的輸出是flip flop out. 假如reset是low active，那你將reset的posit
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#2
Re: [請益] 電路設計(已修改)
推噓1(1推 0噓 1→)留言2則，0人參與, 最新作者sasako (模糊地讓我看不清)時間15年前 (2011/01/29 17:41), 編輯資訊
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你的第一個訊號定義的不夠清楚，是1 clk來10110...，還是1 clk只來一個bit... 假如是前者，很明顯的只要取第一個bit以後的.... 假如是後者，那第一個要如何定義.... 第一個時間來了1隔了好幾個clk之後又來一個1，這樣要算第一個還是第二個... 而且你所謂的第一個訊號好像一
#1
[請益] 電路設計(已修改)
推噓1(1推 0噓 4→)留言5則，0人參與, 最新作者rockonpizza3 (老爹)時間15年前 (2011/01/28 21:04), 編輯資訊
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請問各位板友. 假如我想設計一個 and邏輯閘. 對於下列訊號. A: 1 0 1 1 0.... ~. B: 1 1 1 0 1.... ~. 輸出為:. 0 0 1 0 0.... ~. 也就是說，無視第一個訊號，無論第一個訊號是否為真. ~~~~~~~~~~~~~~. 或者對同樣的A B訊號設
(還有95個字)
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