Re: [請益] 電路設計(已修改)
※ 引述《rockonpizza3 (老爹)》之銘言：
: 請問各位板友
: 假如我想設計一個 and邏輯閘
: 對於下列訊號
: A: 1 0 1 1 0...
: ~
: B: 1 1 1 0 1...
: ~
: 輸出為:
: 0 0 1 0 0...
: ~
: 也就是說，無視第一個訊號，無論第一個訊號是否為真
: ~~~~~~~~~~~~~~
: 或者對同樣的A B訊號設計一個 or閘
: 而使其輸出為
: 0 1 1 1 1...
: ~
: 無論第一個訊號是否為真皆輸出0
: 題意說明不清非常抱歉~
: 並非常感謝你的幫忙~
你的第一個訊號定義的不夠清楚，是1 clk來10110...，還是1 clk只來一個bit..
假如是前者，很明顯的只要取第一個bit以後的...
假如是後者，那第一個要如何定義...
第一個時間來了1隔了好幾個clk之後又來一個1，這樣要算第一個還是第二個..
而且你所謂的第一個訊號好像一定要是1，能不能是0？還是你定義說reset放開
後的第一個clk出來的訊號就忽略？
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 118.169.73.232
推
01/29 20:24, , 1F
01/29 20:24, 1F
→
01/29 22:20, , 2F
01/29 22:20, 2F
討論串 (同標題文章)