Re: [問題] 請問systemverilog的優缺點和合成
※ 引述《klorc (月餅)》之銘言：
: 這東西推很久了
: 不知道在用的人多不多
我有在用，不過我只是學生，我不清楚業界的狀況。
: 優點多半在敘述驗證方面或是設計的時候code較精簡
: 想請問的是在合成方面有改進嗎
目前我試過Design Compiler似乎是支援度最高的，
就連Synopsys VCS一些不支援的語法它都支援。
但Xilinx ISE目前還不支援SystemVerilog的synthesis，
不過我曾在他們網站上看到員工說ISE一定會支援。
若講simulator，我用過ModelSim似乎支援度最高。
: 例如相同的功能使用新的語法 合成結果會不同
: 還有就是很少文件在說明新語法能否合成和合成結果
其實tools的說明書都會寫哪些語法可合成。
Design Compiler的SystemVerilog User Guide就有講哪些語法可合成。
Precision RTL的說明書也有寫。
其實我也認同你前面說的，SystemVerilog所多的設計部分
主要在於code較精簡與彈性、更容易寫scalable IP。
至於SystemVerilog推不推的起來，不如從另一個角度來問它會不會被其它人打敗。
坦白來講我對SystemVerilog的"陣列"有點憂心，
它不像MATLAB的陣列這麼好用。
而我印像中MATLAB好像也有在搞合成的東西了。
又SystemVerilog的OOP與verification(如UVM)，
真的打的敗發展那麼久的SystemC嗎？
: 感謝
--
信佛的人要知道：佛絕不會說謊。但請把握時光。
法滅盡經：
http://www.cbeta.org/result/normal/T12/0396_001.htm
共勉之。
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