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討論串[問題] 請問systemverilog的優缺點和合成
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#1
[問題] 請問systemverilog的優缺點和合成
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者klorc (月餅)時間13年前 (2010/11/24 14:17), 編輯資訊
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這東西推很久了. 不知道在用的人多不多. 優點多半在敘述驗證方面或是設計的時候code較精簡. 想請問的是在合成方面有改進嗎. 例如相同的功能使用新的語法 合成結果會不同. 還有就是很少文件在說明新語法能否合成和合成結果. 感謝. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From:
#2
Re: [問題] 請問systemverilog的優缺點和合成
推噓1(1推 0噓 20→)留言21則，0人參與, 5年前最新作者zxvc (眾生都是未來佛)時間13年前 (2010/11/24 19:24), 編輯資訊
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我有在用，不過我只是學生，我不清楚業界的狀況。. 目前我試過Design Compiler似乎是支援度最高的，. 就連Synopsys VCS一些不支援的語法它都支援。. 但Xilinx ISE目前還不支援SystemVerilog的synthesis，. 不過我曾在他們網站上看到員工說ISE一定會
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#3
Re: [問題] 請問systemverilog的優缺點和合成
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者Holysml (Ah)時間13年前 (2010/11/26 22:51), 編輯資訊
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驗證其實就像軟體的Unit Test是一樣的觀念，在小系統用簡單的mcu+ASIC解決一些. 客戶的需求，這樣scale的東西通常designer就是自己開發自己測試(RTL+asm+自己驗證). 但是現在的趨勢已經是ARM/MIPS CPU + IP化ASIC(ASIC scale大到一定的程度跟
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#4
Re: [問題] 請問systemverilog的優缺點和合成
推噓1(1推 0噓 4→)留言5則，0人參與, 最新作者zxvc (眾生都是未來佛)時間13年前 (2010/11/27 08:39), 編輯資訊
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其實不同語言、工具為了避免被淘汰都會擴展它們自己的深度與廣度。. 例如：Verilog為了要能作系統的快速驗證而有了SystemVerilog。. MATLAB、SystemC為了要能合成，也都有在作合成的研究。. 我不清楚未來究竟誰會成為主流。. 但我是認識的一個同學，他們實驗室有在研究ESL，.
(還有210個字)
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