[問題] 請問systemverilog的優缺點和合成

看板Electronics作者 (月餅)時間13年前 (2010/11/24 14:17), 編輯推噓0(0推 0噓 0→)
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這東西推很久了 不知道在用的人多不多 優點多半在敘述驗證方面或是設計的時候code較精簡 想請問的是在合成方面有改進嗎 例如相同的功能使用新的語法 合成結果會不同 還有就是很少文件在說明新語法能否合成和合成結果 感謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 111.240.214.198
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