Re: [問題] 如何計算cell-based實現的IC gate coun …
※ 引述《zxvc (眾生都是未來佛)》之銘言：
: [恕刪]
: : 推 ilovepachaya:Total cell area 去除 有加上net的面積不可信 07/15 17:15
: : → ilovepachaya:計算gate count並不是所有都是除以10 算法應該是 07/15 17:16
: : → ilovepachaya:除上該design kit的NAND gate的面積 如記得沒錯T18 07/15 17:16
: : → ilovepachaya:ARM design的NAND gate X1倍的 剛好是面積10um^2 07/15 17:17
: [恕刪]
: Design Compiler所report的area並不是以um^2為單位，而是site。
: 所以ARM/TSMC 0.18um CBDK的2-inputs NAND的10是指sites。
: 我曾經為了一個area不大(相對pad的數量)的design，
: 在做layout前作頗精確的估測。照我的估測下去lay，
: bonding pad應該不會有DRC error。
: 但lay到後來發現居然誤差非常大，會有DRC error。
: 後來我看IC Compiler report_placment_utilization
: 的report，才知道為什麼了。
: 105574 cells, (non-fixed:105574 fixed:0)
恕刪
site的部分指的是"每個單位格"
我們都知道standard cell都是擺在cell的row上，並且有等高不等寬的特性
所以在technology file (.tf)會定義一個"單位格"有多大
在technology file(.tf)叫做unit tile也可以叫她site
想知道這個大小多少，打開technology file(.tf)後，收尋字串 "unit tile"
就可知
在ICC使用report_placment_utilization指令所產生的結果他是以site的型式report出
也就是說他並不是report面積，而是report出您在這個design使用了多少個"site"
而不管在DC或是ICC使用report_area都是report出真實的面積
(題外...使用report_design -phtsical可以report出目前的utilization)
以某個製程的standard cell來說 它的unit tile(site)為 h=2.8um w=0.28um
然後做一個測試 我要lay一個macro，這個macro裡面只用了一個nand gate(ND2X1)
將netlist讀進ICC或DC 使用report_area會report出area=3.1xxx um^2
但是在ICC使用report_placment_utilization
則會report出ND2X1這個cell使用了4個site
使用ICC將該standard cell的milkyway打開後，並將ND2X1這個cell打開
用尺量一量會發現他的大小為w=1.12 h=2.8
1.12um*2.8um=3.1xxxum^2
1.12um/0.28um=4 site
最後再題外 其時gate count也只是個大概而已
只是計算您的design內的standard cell的面積約等校於多少個NAND gate
文章打到後來自己也不知道自己在打什麼
剛喝了點酒 如有打字錯誤請多見諒
再題外 tool怎麼算utilization，大約如下
(standard cell area + macro cell area)/(core area)
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◆ From: 125.232.76.142
※ 編輯: ilovepachaya 來自: 125.232.76.142 (07/17 01:27)
推
07/17 02:45, , 1F
07/17 02:45, 1F
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※ 編輯: ilovepachaya 來自: 219.87.160.146 (07/19 06:21)
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