Re: [問題] 請教關於verilog testbench的問題
※ 引述《pierreqq (葉子上的風)》之銘言：
: ※ 引述《kalawang (To be or Not to be)》之銘言：
: : 我寫了一個testbench 裡面有二個input A, B訊號
: : 其中我想要input B在output 等於某個值時候再給值
: : 請問這有辦法達成嗎?
: module sim;
: reg [7:0] A, B;
: wire [7:0] out;
: myDesign Top(.A(A), .B(B), .O(out));
: initial begin
: B <= 8'hzz;
: .....
: wait ( out == 8'h55 );
: B <= 8'hAA;
: .....
: end
: endmodule
: 寫testbench不用考慮太多...
感謝p大的回覆 想再請問一下
有沒有辦法達到不同的output而能產生不同的output
我現在想要做的是給一些test vector of A 而output會隨著我的A改變
然後我想要在output == 某些值的時候 去assign B input。不過
同樣的output也可能給不同的input of B。不知道該怎麼寫?
舉例來說 我可能會有
wait(out == 1) B = 1, or 2 or 3 ....
wait(out == 3) B = 2 or 5 ....
wait(out == 5) B = 2, or 4 or 5
而且 這三個wait我不想要有順序關係 就是out 可能先是3 or 先是5
這樣的testbench該怎麼寫呢? 感謝幫忙
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