[問題] 請教關於verilog testbench的問題
看板Electronics作者kalawang (To be or Not to be)時間14年前 (2010/04/11 18:20)推噓1(1推 0噓 2→)留言3則, 1人參與討論串1/4 (看更多)
我寫了一個testbench 裡面有二個input A, B訊號
其中我想要input B在output 等於某個值時候再給值
請問這有辦法達成嗎?
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◆ From: 118.168.77.64
※ 編輯: kalawang 來自: 118.168.77.64 (04/11 18:22)
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