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討論串[問題] 請教關於verilog testbench的問題
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#1
[問題] 請教關於verilog testbench的問題
推噓1(1推 0噓 2→)留言3則，0人參與, 最新作者kalawang (To be or Not to be)時間15年前 (2010/04/11 10:20), 編輯資訊
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我寫了一個testbench 裡面有二個input A, B訊號. 其中我想要input B在output 等於某個值時候再給值. 請問這有辦法達成嗎?. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 118.168.77.64. ※ 編輯: kalawang 來自: 118
#2
Re: [問題] 請教關於verilog testbench的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者pierreqq (葉子上的風)時間15年前 (2010/04/16 07:09), 編輯資訊
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module sim;. reg [7:0] A, B;. wire [7:0] out;. myDesign Top(.A(A), .B(B), .O(out));. initial begin. B <= 8'hzz;. ...... wait ( out == 8'h55 );. B <= 8
#3
Re: [問題] 請教關於verilog testbench的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者kalawang (hold on)時間15年前 (2010/05/01 11:35), 編輯資訊
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感謝p大的回覆 想再請問一下. 有沒有辦法達到不同的output而能產生不同的output. 我現在想要做的是給一些test vector of A 而output會隨著我的A改變. 然後我想要在output == 某些值的時候 去assign B input。不過. 同樣的output也可能給不同
(還有104個字)
#4
Re: [問題] 請教關於verilog testbench的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者gieks (strange deja vu)時間15年前 (2010/05/02 04:10), 編輯資訊
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用always或initial+forever. always@(out)begin. if(out==1) B = ....;. else if(out==2) B = .....;. else if(out==3) B = .....;. end. 或. initial begin. forev
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