Re: [問題] scan設定中 除頻電路設定問題
感謝你的回應..
可是 不太懂...
是這樣的意思嗎..
assign clk1=(scan_en)?clk:clk_gen
clk--------------------------|\
| _______ | |_____clk1
|__|clk gen|____________| |
|_______| clk_gen |/
|
scan_en
感謝
※ 引述《ilovepachaya (我是好牛肉)》之銘言：
: ※ 引述《maxwellee (maxwell)》之銘言：
: : 我在Design compiler中加入scan設定
: : 可是發現導入不了除頻電路
: : 請問是還要再加入什麼設定嗎?
: : 聽說有除頻電路的話 要再加入一條scan
: : 可是加入後 他還是吃原來的clk 請問還要加入什麼設定嗎?
: : 以下是原來使用的設定:
: : compile_ultra -scan
: : set_dft_configuration -fix_set enable
: : set_scan_configuration -chain_count 1 -clock_mixing mix_edges
: : set_dft_signal -view exist -type ScanClock -timing {45 55} -port {clk}
: : set_dft_signal -view exist -type Reset -active 1 -port rst
: : set_dft_signal -view spec -type ScanEnable -port se -active 1
: : set_dft_signal -view spec -type ScanDataIn -port {inr[7]}
: : set_dft_signal -view spec -type ScanDataOut -port {out0r[7]}
: : set_scan_path chain1 -view spec -scan_data_in inr[7] -scan_data_out out0r[7]
: : create_test_protocol
: : preview_dft -show all
: : dft_drc
: : insert_dft
: : dft_drc -coverage_estimate
: 有除頻器的地方可以在除頻器的前面加上一個mux
: 在function mode 時mux pass 除頻後的clock
: 在test mode時mux pass 原始的clock
: 在串
: scan時 將mux的sel腳設為test mode
: 這樣在串scan chain時clock會將原始的clock與除頻後的clock mix在一起
: 就可以pass過去
: mux的sel腳 可以跟scan_en用同支腳就可以
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※ 編輯: maxwellee 來自: 203.68.162.102 (11/03 11:16)
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