看板 [ Electronics ]
討論串[問題] scan設定中 除頻電路設定問題
共 3 篇文章
內容預覽： 開啟 | 關閉 | 只限未讀
首頁
上一頁
1
下一頁
尾頁
#3
Re: [問題] scan設定中 除頻電路設定問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者maxwellee (maxwell)時間16年前 (2009/11/01 01:07), 編輯資訊
0
0
0
內容預覽:
感謝你的回應... 可是 不太懂.... 是這樣的意思嗎... assign clk1=(scan_en)?clk:clk_gen. clk--------------------------|\. | _______ | |_____clk1. |__|clk gen|____________|
#2
Re: [問題] scan設定中 除頻電路設定問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者ilovepachaya (我是好牛肉)時間16年前 (2009/10/31 23:44), 編輯資訊
0
0
0
內容預覽:
有除頻器的地方可以在除頻器的前面加上一個mux. 在function mode 時mux pass 除頻後的clock. 在test mode時mux pass 原始的clock. 在串. scan時 將mux的sel腳設為test mode. 這樣在串scan chain時clock會將原始的cl
#1
[問題] scan設定中 除頻電路設定問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者maxwellee (maxwell)時間16年前 (2009/10/31 23:28), 編輯資訊
0
0
0
內容預覽:
我在Design compiler中加入scan設定. 可是發現導入不了除頻電路. 請問是還要再加入什麼設定嗎?. 聽說有除頻電路的話 要再加入一條scan. 可是加入後 他還是吃原來的clk 請問還要加入什麼設定嗎?. 以下是原來使用的設定:. compile_ultra -scan. set_d
(還有517個字)
首頁
上一頁
1
下一頁
尾頁