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討論串[問題] design compiler產生的gated clk的dela …
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#2
Re: [問題] design compiler產生的gated clk的dela …
推噓1(1推 0噓 15→)留言16則，0人參與, 7年前最新作者maxwellee (maxwell)時間16年前 (2009/10/28 18:30), 編輯資訊
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----------------------------------. ct 5 | 6. ----------------------------------. ____________. clk __________|. __________. gated_clk _______________
(還有127個字)
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[問題] design compiler產生的gated clk的dela …
推噓2(2推 0噓 0→)留言2則，0人參與, 最新作者maxwellee (maxwell)時間16年前 (2009/10/27 18:34), 編輯資訊
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由design compiler指令insert_clock_gating. 產生的gated clk會造成不小的delay(5.745ns). 導致跟原本的clk不同步 導致控制訊號錯誤(clk和ct間距是0.808ns). 請問有什麼解決方法呢. 謝謝. --. ※ 發信站: 批踢踢實業坊(pt
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