[問題] 檢查最小延遲的hold time
抱歉 想了很久 也找了很多資料 還是不了解
首先 setup time 跟 電路的 clock 有關
clock 的最快速度取決於 setup time + combinational logic delay +....
有資料說 hold time 跟 clock 無關
所有的timing path 都需符合一個原則: delay不能太大但也不能太小
不能太大可以理解 , 不能太小 這?
對於 hold time的定義我已經亂了
只好請教大家了
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◆ From: 220.141.12.109
※ 編輯: ccjin 來自: 220.141.12.109 (10/15 22:15)
推
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