Re: [請益] 請教有關verilog的nonblocking的寫法...
※ 引述《LINAN322 (新熱血陽光男孩NN)》之銘言：
: 不好意思，舉了個不好的例子，
: 應該說，a值會隨著clk一直改變的，
: 因為a是要傳送的訊號...
: ，接著會進行運算，得到d值後，會將d值傳送出去...
: 即d作為傳送至下一級的訊號。
: b、c、d會因為運算，跟著改變其值，有相依性。
: 所以跟s大大說的，就是將數值儲存起來。
這樣a應該是屬於sequential的電路
b c d應該就是單純的combination的電路
那何不寫成
assign b=
aggign c=
aggign d=
always @ (posedge clk)
...
...
a=
: ※ 引述《sasako (只想把你留在心中)》之銘言：
: : 你要先問自己你想合出什麼電路吧！
: : a = 6 （不是直接用assign就好了嗎）
: : b = 15
: : c = 36
: : d = 57
: : = ="
: : 還是你想要儲存a b c d的值？
: : 先想好你究竟要的是什麼吧？
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05/02 15:13, , 1F
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