Re: [問題] 關於verilog signal&varieble問題

看板Electronics作者pierreqq (葉子上的風)時間17年前 (2009/04/14 23:00)推噓8(8推 0噓 17→)

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※ 引述《zxvc (修行)》之銘言： : 我是習慣這種coding style。 : 或許你以為這樣就是分開sequential circuit與combinational circuit， : module Test(c, d, Clock, Reset1); : output reg [2:0] c; : output reg d; : input Clock, Reset1; : reg d2; : always@(posedge Clock) : if(Reset1) : c = 0; : else : begin : c = c+1; : d = d2; : end : always@(*) : if(c == 2) : d2 = 1; : else : d2 = 0; : endmodule : 但其實c = c+1;會合出加法器(combinational circuit)。 : 所以這種敘述也是bad style！？： : always@(posedge Clock) : if(Reset1) : a = 0; : else : begin : if(b) : a = 1; : else : a = 0; : end : 因為if(b)會合出多工器。 : 如果這真是你們實驗室的coding style，我也認了。 : 不過我沒有輕視任何coding style的意思，只是習慣的差異。 : 至於debug的容易與否我想跟你自己習慣的coding style有關。 : 你自己習慣哪種coding style，你就覺得它容易debug。 : 不過如果大多數人的coding style跟我不一樣， : 我想我也只好習慣別人的coding style。 : 題外話：這個世界不是最好的東西就是最好，還要大家說最好才算數。我的習慣也是不會刻意去分開成兩個 always，但是仔細想一想吧,多寫一些code就會體會把 always @(*) , always @(posedge ...) 分開的好處最明顯的是用在 FSM 上, 雖然也可以都寫在一塊... 例， always @(*) begin a = 1; b = 0; c =1; if ( S == 1 ) a = 0; if ( S == 2 ) b = 1; if ( S == 3 ) c = 0; end always @( posedge clk ) begin a_r <= a; b_r <= b; c_r <= c; end 你可以試著把他寫成一個 always @( posedge ... ) 看看, 會不會比較好閱讀這個例子的電路有點簡單，直接分開成三個 always @( posedge ... ) 反而更好，當然我的用意不是這樣，希望你可以理解如果舉的例子是 a~z 呢? 那每個 if 都要連貫, if 內要有 a~z 的描述... 應該會亂掉吧 ===================================================================== 另外，如果今天我要改設計，想拿掉 c_r register呢？變 wire out 呢？ : initial : begin : a = 0; (1) : a <= 1; (2) : b = 0; (3) : c <= a; (4) : end : (2)跟(4)如果視為同時動作，所以最後a = 1, c = 0！？就錯了。 : 硬要用"同時"、"不同時"去解釋也解釋不通這initial怎麼跑。 : blocking assignment中block作動詞解釋為"阻擋"，不是"方塊"。 : 阻擋什麼？答案是執行的控制權。 : 也就是當assignment的update動作還沒完成，它是不會執行下一行的。 : begin...end在Verilog中叫sequential block， : 也就它裡面的敘述是一行一行(sequential)執行的(IEEE 1364-2005 Sec. 9.8.1)。 : fork...join在Verilog中叫parallel block， : 它裡面的各敘述才是同時(concurrent)執行的(IEEE 1364-2005 Sec. 9.8.2)。 : 所以上面的initial要怎麼跑？答案就是，initial後面接sequential block， : 所以它會先執行(1)。(1)是blocking assignment， : 所以它會先對等號右手端求值(evaluation)，然後更新(update)完a才繼續執行下一行。 : 所以現在a = 0，然後執行(2)。(2)是non-blocking assignment，它會先evaluation， : 但不會立即update就執行下一行(3)。 : non-blocking assignment update的動作是當 : 遇到blocking assignment或sequential block的end才會update。 : (3)是blocking assignment，所以a會被強制update。所以(3)執行完後 : a = 1, b = 0。 : 接著執行(4)，但a此時=1，所以最後a = 1, b = 0, c = 1。 : 有興趣可以用ModelSim驗證看看。 : 另外請勿使用parallel block(fork...join)設計硬體， : 因為大多合成器不能合成。基本上你initial, fork join都是simulation的用法，是不能合成的還有 non-blocking, blocking 最好不要一起用，很有趣，但沒多少人看的懂，連simulator都可能有不同解釋 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 61.64.79.59 ※ 編輯: pierreqq 來自: 61.64.79.59 (04/14 23:17)

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