[問題] 關於verilog signal&varieble問題

看板Electronics作者 (QQ)時間16年前 (2009/04/11 11:32), 編輯推噓3(3推 0噓 2→)
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a = b + c; varieble a <= b + c; signal 我看書上又提到seqential statemment跟concurrent statement 然後又寫得很矛盾= = 讓我搞不清楚哪一個是哪一個了.......... 煩請大大解惑 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 122.121.204.212 ※ 編輯: n052111089 來自: 122.121.204.212 (04/11 11:33)
推
04/11 12:20, , 1F
a=b+c叫blocking assignment; a<=b+c是nonblocking
04/11 12:20, 1F
→
04/11 12:21, , 2F
google 'verilog blocking nonblocking'有很多參考資料
04/11 12:21, 2F
推
04/11 20:45, , 3F
原po，你用的這些專有名詞似乎是VHDL來的。
04/11 20:45, 3F
推
04/11 20:47, , 4F
一樓的專有名詞才是Verilog常見的用語。
04/11 20:47, 4F
→
04/11 20:48, , 5F
至於哪些東西跟Verilog等價我就不敢保證了。我不太熟VHDL。
04/11 20:48, 5F
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