[問題] verilog 建立 table 問題
我想用 verilog 建立一個 sin 的表格，其為200個14bit的陣列
想使其成為 parameter ，不知道該如何撰寫其語法。
還是說 無法用 parameter 宣告？
只能宣告為 reg ，再搭配 initial 指定？
如果是後者的話， 語法該怎麼描述？
感謝各位先進。
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