看板 [ Electronics ]
討論串[問題] verilog 建立 table 問題
共 3 篇文章
內容預覽： 開啟 | 關閉 | 只限未讀
首頁
上一頁
1
下一頁
尾頁
#3
Re: [問題] verilog 建立 table 問題
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者peliuya (偽美少女學園長)時間17年前 (2008/12/09 16:24), 編輯資訊
0
0
0
內容預覽:
我用VHDL撰寫的語法為. type sin_data is array(0 to 199) of integer;. signal sin_table:sin_data:=. { 0 ,1029 ,2058 ,3084 ,4107 ,5126 ,6140 ,7148 ,8149 ,9142 ,.
(還有1282個字)
#2
Re: [問題] verilog 建立 table 問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者sasako (只想把你留在心中)時間17年前 (2008/12/09 16:15), 編輯資訊
0
0
0
內容預覽:
200個是指可以輸入200種角度嗎？. 然後每個值量化後的bit數是14bit？. 你想存成flip flop的形式（sequential）. 還是assign給值的方式（combinational）. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 220.135.103.4
#1
[問題] verilog 建立 table 問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者peliuya (偽美少女學園長)時間17年前 (2008/12/09 16:04), 編輯資訊
0
0
0
內容預覽:
我想用 verilog 建立一個 sin 的表格，其為200個14bit的陣列. 想使其成為 parameter ，不知道該如何撰寫其語法。. 還是說 無法用 parameter 宣告？. 只能宣告為 reg ，再搭配 initial 指定？. 如果是後者的話， 語法該怎麼描述？. 感謝各位先進。.
首頁
上一頁
1
下一頁
尾頁