Re: [問題] verilog硬體設計觀念問題~
※ 引述《luckyBF (請給我畢業，謝謝)》之銘言：
: 我個人是覺得~針對我所寫的Code硬體，
: 應將其模擬與處理器的溝通弄好無誤~確定可以動後~
: 就代表我設計的電路與處理器的Bus訊號，完全符合~~
: 然後就可以掛載上去~讓它實際compililer~然後下載到FPGA直接應用~~並看有沒有錯~
: 爾後就可以進行其它系統的整合了，或是嵌入式軟體部份的設計~
: 但有個長輩覺得，我應該將verilog code的模擬環境寫的更完整！
: 將整個最後系統的三個處理器都模擬出來，然後去模擬過後，才可以去compilier~
我的見解不知道對不對，說錯了請不要在意
1. IP bus simulation 沒問題，並不代表真正掛上NiosII可以work
2. 你確認過integration這一步驟了嗎
3. FPGA 出錯時，你如何Debug? 亂槍打鳥拉訊號出來看？還是有根據的分析？
看你的描述似乎沒把niosII跟你寫的IP放在一起simulation過
雖然你信誓旦旦的說Bus simulation沒問題，但是其實還是有機會在其他地方出現問題
一般HW基本上都會確認到register R/W 沒問題才會release 給FW做驗証
你做到怎樣的地步呢？不然真的是別人小孩死不完，FW萬能
另外你前輩要求做到System verification,要真的放software code 進去跑
simulation就真的弱掉了，不過大多會要求到可以access register，可以boot
他要求的東西，換成是我也會要求的，大部分都會丟給負責整合的人去處理
說真的，這工作量不是很輕，但也沒那麼難啦
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