[問題] verilog硬體設計觀念問題~
最近遇到個和觀念不同的人產生點爭論~
所以一直困惑想問問板上，是否有這方面領域的人可以提供點想法~
最近在忙些使用FPGA做一個系統整合的東西~~
是使用Altera公司的軟體及其IP和nios2處理器完成的硬體系統~
然後透過網路跟Linux溝通的方式~去做一些系統的應用~
我是負責硬體端的~~我們在FPGA上，使用A公司的軟體，架構三個各自獨立的nios2處理器~
然後做一些Verilog code完成的硬體掛在系統上~讓三個處理器可以傳輸或是溝通~~
還有一些有的沒的硬體~但都不大!!!!
其它的元件多數是使用A公司提供的IP來掛載應用，然後撰寫嵌入式的軟體去使用~
我個人是覺得~針對我所寫的Code硬體，
應將其模擬與處理器的溝通弄好無誤~確定可以動後~
就代表我設計的電路與處理器的Bus訊號，完全符合~~
然後就可以掛載上去~讓它實際compililer~然後下載到FPGA直接應用~~並看有沒有錯~
爾後就可以進行其它系統的整合了，或是嵌入式軟體部份的設計~
但有個長輩覺得，我應該將verilog code的模擬環境寫的更完整！
將整個最後系統的三個處理器都模擬出來，然後去模擬過後，才可以去compilier~
換言之，我在自己的原先模擬時，僅針對我的硬體元件~~
去針對與處理器的溝通做模擬~
而長輩覺得我應該更完整的，將整個系統都模擬出來，包括另外兩個處理器~
還有嵌入式的軟體部份去做模擬的環境~~然後再與我的硬體掛上去模擬。
我因為覺得我的硬體很簡單又小，且大部份的IP是A公司提供~
所以我堅持覺得~如果模擬無誤~
再用簡單小系統去實際驗證無誤~~應該就可以代表我的硬體是沒問題的!!!
這時就直接去做系統整合，然後就接下去繼續設計嵌入式軟體~~
但如果以長輩的觀點來模擬，這樣會不會太複雜了點？
雖然以整體的模擬觀點來看，的確是比較完整且保險沒有錯！
但系統在整合時所會產生的一些內部訊號，我們沒有辦法完全模擬出！
甚至我們自己模擬其處理器的訊號，甚至都不一定完全正確了~~
真的有必要做到這麼完善的模擬，只為一些自己設計的小電路嗎…Orz
小弟才識淺薄，還請大家給予意見與看法。感謝~！！！！
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我患了一種看到正妹~就不敢打招呼的病......
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