Re: [問題] Latch的verilog撰寫。
※ 引述《yaote ()》之銘言：
: 請問一下Latch算是event trigger電路吧，如果1個latch伴隨著一個
: 正緣觸發的Reset，那要怎麼寫呢?
: always@(enable or D or posedge Reset) ==> 這樣合成會錯!!
: 他說Unexpected event in always block
: 應該是always底下 edge trigger跟 event trigger不能寫在一起。
: 那我要怎麼寫呢?
module latch(D, L, CLR, Q);
input D, L, CLR;
output Q;
reg Q;
always@(L or D or CLR)
begin
if(CLR)
Q = 0;
else if(L)
Q = D;
end
endmodule
請問各位
我這latch要在L=1時資料可通過
不曉得我這樣寫ok嗎?
if條件敘述是不是要以else結束比較好?
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04/08 09:54, , 1F
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