[問題] Latch的verilog撰寫。
請問一下Latch算是event trigger電路吧，如果1個latch伴隨著一個
正緣觸發的Reset，那要怎麼寫呢?
always@(enable or D or posedge Reset) ==> 這樣合成會錯!!
他說Unexpected event in always block
應該是always底下 edge trigger跟 event trigger不能寫在一起。
那我要怎麼寫呢?
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