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討論串[問題] Latch的verilog撰寫。
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#1
[問題] Latch的verilog撰寫。
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者yaote時間16年前 (2008/04/04 22:26), 編輯資訊
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請問一下Latch算是event trigger電路吧，如果1個latch伴隨著一個. 正緣觸發的Reset，那要怎麼寫呢?. always@(enable or D or posedge Reset) ==> 這樣合成會錯!!. 他說Unexpected event in always block
#2
Re: [問題] Latch的verilog撰寫。
推噓0(0推 0噓 1→)留言1則，0人參與, 最新作者chenwj (科科)時間16年前 (2008/04/05 15:36), 編輯資訊
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module latch(D, L, CLR, Q);. input D, L, CLR;. output Q;. reg Q;. always@(L or D or CLR). begin. if(CLR). Q = 0;. else if(L). Q = D;. end. endmodule.
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