Re: [問題] Latch的使用!

看板Electronics作者motor447 (motor447)時間16年前 (2008/01/22 22:02)推噓3(3推 0噓 2→)

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latch 是 level trigger, 目前主流是 edge trigger, 除非在沒有 clock 的場合, 否則盡量不要用 latch 另外, latch 很多時候是組合羅輯沒寫好, 導致 synthesis tool 誤以為是 latch 大部分是 case / endcase 或 if / else 沒寫完整造成的 ※ 引述《yaote ()》之銘言： : 為什麼在寫synthesis，要避免使用latch呢? : 下面是題目: How level-sensitive latches may be inferred from : VHDL code during RTL synthesis. Why should such latches be avoided? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 122.120.56.234

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