Re: [討論] HDL有這種語法?

看板Electronics作者 (zxvc)時間18年前 (2007/09/18 09:45), 編輯推噓7(8推 1噓 23→)
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※ 引述《CuckooBoy (阿書)》之銘言： : ※ 引述《zxvc (zxvc)》之銘言： : : Xilinx ISE合得出來，只要你選到支援DDR的FGPA/CPLD晶片： : : http://web.cc.ncu.edu.tw/~93501025/DDR.png
: : Quartus II我不清楚。 : 我不太熟verilog... : 不過,感覺你的寫法類似... : process(clock) begin : if clock='1' then : x<='1'; : else : x<='0'; : end if; : end process; : 如果是這樣的話....一般不支援DDR的FGPA/CPLD晶片也可以做 不一樣，請注意圖中Post-fit simulation的結果， 這並不是一個Combinational logic。 Q訊號是在Clock的正緣與負緣sample資料。 -- 往生淨土咒： 南無阿彌多婆夜　哆他伽哆夜　哆地夜他　阿彌唎都婆毘　阿彌唎哆　 悉耽婆毘　阿彌唎哆　毘迦蘭哆　伽彌膩　伽伽那　只多迦隸　莎婆訶 《佛說阿彌陀經》http://web.cc.ncu.edu.tw/~93501025/amtf.doc 《金剛經》http://web.cc.ncu.edu.tw/~93501025/jg.doc -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.115.204.3
推
09/18 09:57, , 1F
原來如此...
09/18 09:57, 1F
推
09/18 10:14, , 2F
其實我不是執著一定要兩個觸發
09/18 10:14, 2F
→
09/18 10:15, , 3F
而是,我這邊有DDR的範例,他是這種寫法,我朋友要看這範例
09/18 10:15, 3F
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09/18 10:15, , 4F
的模擬波型,現在就是那邊合成不出來...所以才HIGHLIGHT
09/18 10:15, 4F
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09/18 10:16, , 5F
如果要上下緣觸發,我這邊是有之前大大給的程式可以用
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09/18 10:17, , 6F
那個範例只能說...有跟沒有一樣了~"~
09/18 10:17, 6F
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09/18 10:48, , 7F
搞了老半天感覺像是白搭.對牛彈琴.
09/18 10:48, 7F
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09/18 10:57, , 8F
把RTL等同於C那樣寫.就是一般人最常犯的迷失.
09/18 10:57, 8F
噓
09/18 11:12, , 9F
如果單純要看Behavior Sim的話你不會跑NC-Verilog等.
09/18 11:12, 9F
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09/18 11:13, , 10F
老是不知所云問了又答答了又不知到你問啥.?!
09/18 11:13, 10F
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09/18 11:13, , 11F
後來又冒出一句其實你不執著在什麼鬼地方打轉.?!
09/18 11:13, 11F
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09/18 11:15, , 12F
事實上你一開頭就是執著於此.跟你提了你又開使辯解.
09/18 11:15, 12F
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你老是愛把問題拉的很長很臭.明知沒sense仍為之.
09/18 11:16, 13F
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09/18 11:17, , 14F
真的很想知道你是那個研究所在做些什麼鬼?!
09/18 11:17, 14F
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09/18 11:18, , 15F
如果你連基本的模擬軟體都不會用的話你好好學過吧.
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不要老是自己什麼都不會卻又跑來問一堆可笑的問題.
09/18 11:19, 16F
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09/18 11:21, , 17F
試問你這樣的學習能力畢了業或是你現在已經在職了.
09/18 11:21, 17F
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09/18 11:21, , 18F
有什麼競爭力呢?!
09/18 11:21, 18F
推
09/18 13:32, , 19F
要模擬？我的媽啊！不會用ModelSim這類東西嗎？
09/18 13:32, 19F
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09/18 13:33, , 20F
只是要模擬的話，一開始的語法就會過了，模擬結果也會
09/18 13:33, 20F
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09/18 13:34, , 21F
正確，跟你Target能不能合成一點關係也沒有...
09/18 13:34, 21F
推
09/18 13:50, , 22F
ㄟ?M大說的好...我幹嘛合成....我怎麼沒想到~
09/18 13:50, 22F
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09/19 00:52, , 23F
不好意思.... 我笑了... 囧rz
09/19 00:52, 23F
推
09/19 02:23, , 24F
想知道是哪一間研究所+1
09/19 02:23, 24F
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09/19 10:01, , 25F
這是JOKE版嗎?!老有這神經病傻傻的亂問一通?!
09/19 10:01, 25F
推
09/19 12:32, , 26F
他..應該...只是..沒想到......
09/19 12:32, 26F
→
09/19 12:32, , 27F
不過我比較好奇的是...原po要一個不能合成的模擬做什麼..
09/19 12:32, 27F
推
09/19 13:36, , 28F
不是不能合成。能不能合成要看Tatget有無對應的硬體。
09/19 13:36, 28F
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09/19 13:38, , 29F
還有合成器能不能跑複雜觸發的sataement。
09/19 13:38, 29F
推
09/19 13:43, , 30F
比如乘法器，合成器在合成時應該是檢查該TARGET有無內
09/19 13:43, 30F
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09/19 13:44, , 31F
建乘法器，有就會直接使用。沒有就是用額外的邏輯合成
09/19 13:44, 31F
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09/19 13:45, , 32F
，Xilinx基礎課程就會有提到。
09/19 13:45, 32F
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