Re: [討論] HDL有這種語法?
※ 引述《zerocustom00 (刃 霧要)》之銘言：
: 如果今天你寫出 always @ ( posedge clk or negedge clk )
: 經過QuartusII合得出硬體那可真的要開開眼界。
Xilinx ISE合得出來，只要你選到支援DDR的FGPA/CPLD晶片：
http://web.cc.ncu.edu.tw/~93501025/DDR.png
Quartus II我不清楚。
: 你在一個FlipFlop裡assign兩個clock source。
: 那請問你的sample點到底是要以positive edge or negative edge為latch point。
: 光從這點想不就很不合邏輯了嗎？
: 如果你一定要弄個posedge clk 以及negedge clk在你的design裡。
: 你乾脆單獨使用posedge clk & negedge clk的FlipFlop去做你的design。
: 但個人從為在design中寫出這樣的玩意。
: 在Design Review一定會被討論一翻。
: 這樣在Physical Design時整到的就會是你自己。
: DDR controller絕對不可能是用
: always @ ( posedge clk or negedge clk )這樣的方法提高讀取資料的速度。
: 要是這麼單純何必賣那麼貴呢？
: 就以前寫的sram/sdram controller
: 大概不外乎算出所需頻寬搭配line buffer/pll讓read/write 不會conflict。
: 希望不要再執著於always @ ( posedge clk or negedge clk )這個問題。
: 以及希望你在回應文章時稍微注重內容及品質。
: 毫無內容的回問請免了，以免整個版又環繞在你的"答客問"中。
: 誠懇的建議你好好去買本基礎的書看他個幾次。
: 先把基礎熟了再開始做些design。不然就算一兩年後你的程度仍在這打轉。
: ※ 引述《CuckooBoy (阿書)》之銘言：
: : 嗯~我就是看到Verilog有always @(posedge clk or negedge clk)
: : 所以,我深深相信可以這樣做,但是當我使用VHDL寫時卻沒辦法寫出來...
: : 此時,看了錯誤訊息,覺得又好像沒辦法PROCESS存在兩個CLOCK觸發...
: : 所以在 可以 和 不可以 之間.......覺得很怪
: : 又聽到M大說.........."很簡單"........"可以".........
: : 但.............我就是合成不成功!!
: : 所以就提出問題!!
: : 目前問題不是在於..."上下緣皆接觸發有沒有這種語法"....而是軟體為什麼無法合成
: : 誰有成功案例,分享一下你是用哪個方法合成...
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往生淨土咒：
南無阿彌多婆夜 哆他伽哆夜 哆地夜他 阿彌唎都婆毘 阿彌唎哆
悉耽婆毘 阿彌唎哆 毘迦蘭哆 伽彌膩 伽伽那 只多迦隸 莎婆訶
《佛說阿彌陀經》http://web.cc.ncu.edu.tw/~93501025/amtf.doc
《金剛經》http://web.cc.ncu.edu.tw/~93501025/jg.doc
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※ 發信站: 批踢踢實業坊(ptt.cc)
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※ 編輯: zxvc 來自: 140.115.204.3 (09/18 07:42)
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