Re: [討論] HDL有這種語法?
拍謝...講句實話我沒寫過VHDL 所以可能會說錯:p
之前廠商的VHDL的code為下 if內觸發的statment只有一個
"IF ((Sys_clk'EVENT AND Sys_clk ='0') or (Sys_clk'EVENT AND Sys_clk='1'))"
就我的想法應該是rtl
"always @(posedge clk or negedge clk) "
但是今天這位C網友大大的問題在於
"if (clock'event and clock='1') or (clock'event and clock='0')"
我想VHDL有if ... or ... then ...的語法嗎?
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不好意思 小弟真的沒用過VHDL 也懶得查manual了
※ 引述《CuckooBoy (阿書)》之銘言：
: ※ 引述《CuckooBoy (阿書)》之銘言：
: : 這列...最讓我覺得奇怪..
: : 我在想這該不會是testbench才可以用的模擬時的語法
: : 哇~~所以真的可以合成就對了......真怪~~我真的沒看過這種語法
: 為什麼...我合成不了?>"<
: process(clock) begin
: if (clock'event and clock='1') or (clock'event and clock='0') then
: ...............
: end if;
: end process;
: Error (10628): VHDL error at test.vhd(81): can't implement register for two clock edges combined with a binary operator
: 你的意思好像是...
: result<=(clock'event and clock='1') or (clock'event and clock='0');
: 但出現......
: Error (10298): VHDL attribute error at test.vhd(80): return value type of attribute "event" must match object type std_ulogic
: 不太懂他的意思,不知道怎麼改....>"<
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