Re: [請益] 請問 Altera CycloneII FPGA 的問題
我通常是這樣設定
PLL_U0 U0( ~rst_n, clk_in, clk_out, locked ) ;
rst_n 為low Reset.
clk_in:輸入input clock
clk_out:輸出demand clock
PLL 鎖住頻率完成的話locked會由0->1.
試看看吧.
※ 引述《arclitetank (More than meet the eye!)》之銘言：
: 各位大大好
: 小弟最近使用Cyclone II這個晶片的FPGA
: 因為需要用到PLL所以有使用裡面的 altpll這個function
: 我一開始沒有加邏輯進去
: 把PLL出來的clock拉進global clock network
: 但是lock signal一直沒有到high...冏...
: 後來把clock signal接到LED上面 燈都有亮 按reset也都有反應
: 但是lock 還是一直沒有到high
: 不知道各位大大有沒有遇過類似的問題 @@"
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.130.19.220
討論串 (同標題文章)