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討論串[請益] 請問 Altera CycloneII FPGA 的問題
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Re: [請益] 請問 Altera CycloneII FPGA 的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者zerocustom00 (刃 霧要)時間18年前 (2007/08/15 18:45), 編輯資訊
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我通常是這樣設定. PLL_U0 U0( ~rst_n, clk_in, clk_out, locked ) ;. rst_n 為low Reset.. clk_in:輸入input clock. clk_out:輸出demand clock. PLL 鎖住頻率完成的話locked會由0->1..
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[請益] 請問 Altera CycloneII FPGA 的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者arclitetank (More than meet the eye!)時間18年前 (2007/08/15 16:21), 編輯資訊
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各位大大好. 小弟最近使用Cyclone II這個晶片的FPGA. 因為需要用到PLL所以有使用裡面的 altpll這個function. 我一開始沒有加邏輯進去. 把PLL出來的clock拉進global clock network. 但是lock signal一直沒有到high...冏....
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