Re: FPGA設計的問題
※ 引述《zxvc (zxvc)》之銘言：
: ※ 引述《proach (p.roach)》之銘言：
: : 不要介意喔，看到你說『語法會更漂亮』就知道你做的東西會出問題了。
: : 你是在設計電路，一種很基本，直接控制電子流動的東西，漂亮在這邊
: : 應該是指電路形容得很精準，而不是人看起來很舒服。
: 也不需要這麼排斥『語法會更漂亮』，
: 要不然也不需要發明System C、SystemVerilog這些更高階的HDL了。
: 雖然這些技術目前還不是很成熟，但這些技術很可能是未來的驅勢
: (我是看一些EDA新聞說的)。
: (雖然我也只是正在讀、不是很懂這些規格、技術。)
: 如果不用loop generate，難道真的要我用340個inverters硬接出一個tree?
System C , 跟語法漂亮 完全 沒有 關係
只是,可能我的寫HDL的功力不夠強吧..
我ㄧ直不喜歡用太多語法來寫這電路
你用loop 這些合出來的東西,太難掌控了..
之前聽過一位教授對實驗室研究生說
他的實驗室裡面的verilog VHDL code裡面
不准出現loop這種東西
用直觀一點的寫法 配合UltraEdit文字編輯
code可能會變的長很多 但至少我的電路用到的元件是我可以掌握的
這是我自己寫HDL習慣
才疏學淺 請板上前輩指教..
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◆ From: 140.122.79.143
※ 編輯: mouein 來自: 140.122.79.143 (07/12 08:11)
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