討論串FPGA設計的問題
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我改用FPGA的buffers，而不是用inverters接在一起，. 真的就不會被最佳化。(雖然我目前只打算設計功能正確的電路，. fanout的問題就先交給tool處理，. 等到有空再考慮performance, area, power等問題). 這是我用原來的loop generate產生了一
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寫code的人常常會陷入寫的越精簡就是越好 往往這會出現一些迷思. 如同高低階語言一樣 一個漂亮清楚 一個卻是繁瑣. 但是在效能可能確有所差異 這些東西本來就有所取捨. EDA tool當然是極力鼓吹新的語法 因為你要花錢買新的tools才有支援. 而systemverilog的出現根本不是為了語法
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System C , 跟語法漂亮 完全 沒有 關係. 只是,可能我的寫HDL的功力不夠強吧... 我ㄧ直不喜歡用太多語法來寫這電路. 你用loop 這些合出來的東西,太難掌控了... 之前聽過一位教授對實驗室研究生說. 他的實驗室裡面的verilog VHDL code裡面. 不准出現loop這種東
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也不需要這麼排斥『語法會更漂亮』，. 要不然也不需要發明System C、SystemVerilog這些更高階的HDL了。. 雖然這些技術目前還不是很成熟，但這些技術很可能是未來的驅勢. (我是看一些EDA新聞說的)。. (雖然我也只是正在讀、不是很懂這些規格、技術。). 如果不用loop gene
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不要介意喔，看到你說『語法會更漂亮』就知道你做的東西會出問題了。. 你是在設計電路，一種很基本，直接控制電子流動的東西，漂亮在這邊. 應該是指電路形容得很精準，而不是人看起來很舒服。. 如果你無法用 verilog/vhdl明確指定你要的邏輯，就要進入 gate level. 直接拉gate出來作，
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