Re: [問題] 50% duty cycle

看板Electronics作者cpt (post blue)時間19年前 (2007/03/18 15:59)推噓5(5推 0噓 21→)

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※ 引述《a00kuso (我十年前是美少年)》之銘言： : 標題: [問題] 50% duty cycle : 時間: Sun Mar 18 08:41:06 2007 : : : 請問一下大家 : 一個duty cycle不是50%的週期信號怎麼把他變成50% duty cycle的clock呢? : : interview被問到的 : 可是因為專長不是digital design所以不知道怎麼答 : : : -- : ※ 發信站: 批踢踢實業坊(ptt.cc) : ◆ From: 76.102.98.133 : 推 akiottm:把那個週期信號接到 T flip-flops的CK,輸出就是50% 03/18 08:56 : 推 BuBuChen:pulsewidth control loop? 03/18 10:30 : 推 zxvc:請問樓上，CK是指clock嗎？如果是這樣的話，我覺得這樣產生的 03/18 10:19 : → zxvc:clock的頻率會降成一半。 03/18 10:31 : → zxvc:我是問一樓的 XD 03/18 10:32 : 推 pow:的確是clock divider耶 google 有 03/18 10:35 : 推 CuckooBoy:反問一下,請問50%的duty cycle,加什麼可以改變duty的%數 03/18 11:51 : 推 CuckooBoy:原po問題,加counter可以嗎?數到50%就1變0或0變1?? 03/18 11:57 : 推 pow:你是在假設有一個一百倍快的clock available嗎...... 03/18 12:36 : 推 CuckooBoy:哈!是呀~ 03/18 14:00 : 推 akiottm:頻率是會/2啦...老師沒有說輸出頻率要跟輸入一樣啊~ 03/18 14:10 : → akiottm:我想digital design的interview應該不會問到PLL之類概念吧 03/18 14:15 : → akiottm:不然用數位電路去控制charge pump跟varactor充放電應可行 03/18 14:16 其實這個問題還蠻有趣的耶給一個 arbitrary duty cycle clock 如何產另一個同頻率的 arbitrary duty cycle clock? 剛 check 了一下, 用一個相當簡單的電路其實就可以完成 CK_in --> ff -------> arbitrary delay ---> XOR --> CK_out | ^ |----------------------------| ff 算是一個 clock divider 頻率變一半的 clock 經過 delay line 再和沒經過 delay 的 clock 一起丟進 XOR CK_out 頻率會跟 CK_in 一樣如果 delay 剛好等於週期的一半, duty cycle 就會是 50% -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 24.131.17.151

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gpentacene

03/18 16:24, , 1^F

03/18 16:24, 1^F

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goukiman

03/18 16:29, , 2^F

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cpt

03/18 16:28, , 3^F

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