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討論串[問題] 50% duty cycle

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Re: [問題] 50% duty cycle

推噓0(0推 )留言0則，0人參與作者pow (體脂肪35%)時間19年前 (2007/03/19 07:02)資訊

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恕刪. 我認為那篇M的好. 因為難得有討論（雖然是推文）. 這種激情程度應該還好吧. 語氣的話因為是BBS 我想大家一起少根筋就沒有問題拉. 以下要回新手問題. C網友問了一個很好的問題都沒人回. 為什麼不要用一個超快的CLOCK去oversample所有的東西包括CLOCK. 第一. 如果假設你

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Re: [問題] 50% duty cycle

推噓0(0推 )留言0則，0人參與作者invalid (everlasting)時間19年前 (2007/03/19 03:08)資訊

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那個..ε/T指的應該是jitter吧. 如果clock的edge一直變來變去. 那根據edge trigger的取樣就會變的不準. 所以SNR那個式子是根據一個弦波推導出來的. 這個好像有個術語aperture uncertainty. 而如果說duty cycle很固定，一直都是48%好了. 頂

Re: [問題] 50% duty cycle

推噓2(2推 )留言5則，0人參與作者deathcustom (DSM......)時間19年前 (2007/03/18 17:27)資訊

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恩～～～. 看起來很接近了. 但是實際上所謂的duty cycle accuracy. 就是一個需要依應用、依電路決定的. 舉例而言. 前幾天上課. 老師提到high speed adc. SNR = - 20log(ωε). ε = error in duty cycle (單位是 sec). 那

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Re: [問題] 50% duty cycle

推噓1(1推 )留言3則，0人參與作者deathcustom (DSM......)時間19年前 (2007/03/18 16:52)資訊

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※ 引述《a00kuso (我十年前是美少年)》之銘言：. 其實這個問題還蠻有趣的耶. 給一個 arbitrary duty cycle clock. 如何產另一個同頻率的 arbitrary duty cycle clock?. 剛 check 了一下, 用一個相當簡單的電路其實就可以完成. CK

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Re: [問題] 50% duty cycle

推噓5(5推 )留言26則，0人參與作者cpt (post blue)時間19年前 (2007/03/18 15:59)資訊

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其實這個問題還蠻有趣的耶. 給一個 arbitrary duty cycle clock. 如何產另一個同頻率的 arbitrary duty cycle clock?. 剛 check 了一下, 用一個相當簡單的電路其實就可以完成. CK_in --> ff -------> arbitrary

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