[問題] 50% duty cycle

看板Electronics作者 (我十年前是美少年)時間19年前 (2007/03/18 08:41), 編輯推噓10(10推 0噓 4→)
留言14則, 5人參與, 最新討論串1/6 (看更多)
請問一下大家 一個duty cycle不是50%的週期信號怎麼把他變成50% duty cycle的clock呢? interview被問到的 可是因為專長不是digital design所以不知道怎麼答 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 76.102.98.133
推
03/18 08:56, , 1F
把那個週期信號接到 T flip-flops的CK,輸出就是50%
03/18 08:56, 1F
推
03/18 10:30, , 2F
pulsewidth control loop?
03/18 10:30, 2F
推
03/18 10:19, , 3F
請問樓上，CK是指clock嗎？如果是這樣的話，我覺得這樣產生的
03/18 10:19, 3F
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03/18 10:31, , 4F
clock的頻率會降成一半。
03/18 10:31, 4F
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03/18 10:32, , 5F
我是問一樓的 XD
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推
03/18 10:35, , 6F
的確是clock divider耶 google 有
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03/18 11:51, , 7F
反問一下,請問50%的duty cycle,加什麼可以改變duty的%數
03/18 11:51, 7F
推
03/18 11:57, , 8F
原po問題,加counter可以嗎?數到50%就1變0或0變1??
03/18 11:57, 8F
推
03/18 12:36, , 9F
你是在假設有一個一百倍快的clock available嗎......
03/18 12:36, 9F
推
03/18 14:00, , 10F
哈!是呀~
03/18 14:00, 10F
推
03/18 14:10, , 11F
頻率是會/2啦...老師沒有說輸出頻率要跟輸入一樣啊~
03/18 14:10, 11F
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03/18 14:15, , 12F
我想digital design的interview應該不會問到PLL之類概念吧
03/18 14:15, 12F
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03/18 14:16, , 13F
不然用數位電路去控制charge pump跟varactor充放電應可行
03/18 14:16, 13F
推
03/18 15:59, , 14F
為什麼數位不會問到PLL
03/18 15:59, 14F
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