Re: CPLD如何控制DAC？

看板Electronics作者 (我害怕)時間20年前 (2006/05/01 02:44), 編輯推噓0(0推 0噓 0→)
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※ 引述《aaytc.bbs@bbs.badcow.com.tw (IVAN)》之銘言： : 一般DAC都需要一個Input訊號，告知資料傳輸完畢， : 將Input data存進register... : 如果用軟體來做，可以很容易控制這個訊號High->Low或Low->High出現的時間 : 但若用CPLD(VHDL)來做的話 : 請問會用什麼方法或邏輯在資料傳輸完畢後，觸發該訊號產生呢？ 每傳送完一筆完整的資料就觸發呀 寫state machine吧 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 219.68.28.70
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