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討論串CPLD如何控制DAC？
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Re: CPLD如何控制DAC？
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者EEDESIGNER (我害怕)時間20年前 (2006/05/01 02:44), 編輯資訊
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※ 引述《aaytc.bbs@bbs.badcow.com.tw (IVAN)》之銘言：每傳送完一筆完整的資料就觸發呀寫state machine吧. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 219.68.28.70.
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CPLD如何控制DAC？
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者aaytc.時間20年前 (2006/04/25 18:01), 編輯資訊
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一般DAC都需要一個Input訊號，告知資料傳輸完畢，. 將Input data存進register.... 如果用軟體來做，可以很容易控制這個訊號High->Low或Low->High出現的時間. 但若用CPLD(VHDL)來做的話. 請問會用什麼方法或邏輯在資料傳輸完畢後，觸發該訊號產生呢？.
(還有20個字)
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