CPLD如何控制DAC？
一般DAC都需要一個Input訊號，告知資料傳輸完畢，
將Input data存進register...
如果用軟體來做，可以很容易控制這個訊號High->Low或Low->High出現的時間
但若用CPLD(VHDL)來做的話
請問會用什麼方法或邏輯在資料傳輸完畢後，觸發該訊號產生呢？
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