Re: [問題] VHDL語法
※ 引述《JohnScofield.bbs@ptt.cc (Don't Think)》之銘言：
> 我只會寫verilog
> 結果現在卻拿到了一個VHDL code.....= =
> 請問有人知道這行是什麼意思嗎?
> digit_select <= (others => '0');
> 那個others看不懂....
> 感謝
digit_select <= "000000" 看它有幾bit就幾個0
--
※ Origin: 楓橋驛站<bbs.cs.nthu.edu.tw> ◆ From: 210-58-6-204.cm.dynamic.apol.com.tw
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問題
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