[問題] VHDL語法
看板Electronics作者JohnScofield (Don't Think)時間20年前 (2006/03/08 00:39)推噓2(2推 0噓 0→)留言2則, 2人參與討論串1/2 (看更多)
我只會寫verilog
結果現在卻拿到了一個VHDL code.....= =
請問有人知道這行是什麼意思嗎?
digit_select <= (others => '0');
那個others看不懂....
感謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.114.213.32
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