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作者 windsfk 在 PTT [ Electronics ] 看板的留言(推文), 共23則

限定看板：Electronics

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[ Electronics ]3 留言, 推噓總分: +2

作者: a22326284 - 發表於 2015/07/07 22:16(10年前)

1^F推windsfk: 我試試看感謝你的回答07/07 23:07

[ Electronics ]8 留言, 推噓總分: +2

作者: windsfk - 發表於 2015/07/07 15:57(10年前)

7^F→windsfk: 謝謝前輩的解答 :)07/08 00:56

[ Electronics ]57 留言, 推噓總分: +16

作者: windsfk - 發表於 2015/06/23 18:30(10年前)

2^F→windsfk: 那也是design complier的功能嗎?06/23 18:54

3^F→windsfk: 可是我多加了延遲元件Area居然變小百思不得其解06/23 18:55

4^F→windsfk: 或是我未加延遲元件前合成被亂加東西?06/23 18:58

10^F→windsfk: 面積部分我只看cell area 但加了45個DFF 面積居然下降2W06/23 19:20

12^F→windsfk: 未加延遲的comb 加上上延遲後的seq?06/23 21:52

13^F→windsfk: 這種情況面積還有功耗該怎麼比較呢06/23 21:53

23^F→windsfk: 是的...EDA..06/23 22:44

24^F→windsfk: 簡單來說就是我限制time 盡量少用暫存器想省area06/23 22:44

25^F→windsfk: 沒想到用了暫存器的架構面積還比較小...06/23 22:45

28^F→windsfk: 對沒用暫存比上有用暫存其他部分完全相同06/23 22:55

29^F→windsfk: 有用暫存cell面積小...06/23 22:56

31^F→windsfk: 訴求是希望減少AREA POWER (從減少暫存器作起)06/23 23:13

34^F→windsfk: 未加入暫存前的電路<-- 和這個比06/23 23:39

37^F→windsfk: 不可能阿QQ 我再C平台設計的盡量用少暫存器完成管線化06/23 23:42

38^F→windsfk: 但合成後卻加了暫存面積沒變大那我fully pipeline就好06/23 23:42

40^F→windsfk: 我verilog code的加法乘法都用assign寫我正再試著用06/23 23:44

41^F→windsfk: gate level的寫法試試這樣加了暫存器它應該也不會改我06/23 23:44

42^F→windsfk: 架構06/23 23:45

45^F→windsfk: Q__Q 感謝您了 7月想口試阿嗚嗚嗚嗚06/23 23:47

50^F→windsfk: 謝bxxl大合成40多次的確有這樣的感覺隨著層數增加06/24 13:33

51^F→windsfk: 面積也變大我有些鑽牛角尖了必須要解釋這一現象才是06/24 13:34

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