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作者 wildwolf 在 PTT [ comm_and_RF ] 看板的留言(推文), 共273則
限定看板:comm_and_RF
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1F→:verilog 裡面 <= 與 = 有很大的不同122.124.7.167 01/03 05:17
2F→:你做 LFSR 應該用 <= 不然結果會不對122.124.7.167 01/03 05:18
1F→:ieeexplore.ieee.org 上直接 browse std140.113.212.9 01/02 16:03
1F→:通常都是用查表法,如果你有在用Design-140.113.212.31 12/24 06:18
2F→:Compiler 的話,有DW02_sincos 可以呼叫140.113.212.31 12/24 06:21
1F→:congestion overflow140.113.212.9 12/14 16:29
2F→:encounter> congOpt140.113.212.9 12/14 16:30
3F→:如果沒效就要降低 chip core utilization140.113.212.9 12/14 16:30
2F推:1.前側門縫處應該最嚴重140.113.212.9 10/12 14:42
3F→:2. 要小於 0.2uW/cm^2140.113.212.9 10/12 14:43
1F→:用 google SSCG 不是就可以找到一堆文章140.113.212.9 10/02 15:26
2F→:附帶一提,一般是在 Control作modulation140.113.212.9 10/02 15:27
3F→:不是直接有展頻的震盪器140.113.212.9 10/02 15:28
1F→:有多高啊 ? 有到 10G 嗎 ?140.113.212.9 09/17 08:59
2F→:DCO resolution 目前多少呢 ?140.113.212.9 09/17 12:37
5F→:針對2.4GHz 的應用很多吧140.113.212.31 09/18 07:28
8F→:無線網路、藍芽、Zigbee 都是 2.4GHz140.113.212.100 09/19 11:13
9F→:http://0rz.tw/0d34W 參考這篇作者的相140.113.212.100 09/19 11:20
10F→:關文章,有不錯的 all-digital PLL in RF140.113.212.100 09/19 11:23
11F→:的研究。另外他已經有出書。140.113.212.100 09/19 11:24
2F→:重點不是那種方式好不好,而是他的 layou140.113.212.31 09/03 07:07
3F→:有對應的 SPICE model, 但是你的沒有140.113.212.31 09/03 07:08
4F→:就後面再串幾級 tr/tf 不 balance 的gate140.113.212.9 08/16 08:59
5F→:用 MUX 選要經過幾級不 balance 的gate140.113.212.9 08/16 09:00
6F→:可粗略調整 duty cycle140.113.212.9 08/16 09:01
1F→:與 SPW 溝通用的140.113.212.9 08/14 15:11