作者查詢 / joker714
作者 joker714 在 PTT 全部看板的留言(推文), 共40則
限定看板:全部
看板排序:
首頁
上一頁
1
下一頁
尾頁
3F→: 謝謝p 大的回覆01/07 12:47
4F→: Vbn有在震盪,OP 所有節點的電壓也是。01/07 12:47
5F→: 請問您是說在這邊加上紅色電容嗎?但是我加上 100f 的電01/07 12:47
6F→: 容後還是沒有改善01/07 12:47
7F→: https://i.imgur.com/mDeKuT4.jpeg https://i.imgur.com01/07 12:47
8F→: /njIW4GD.jpeg01/07 12:47
9F→: https://i.imgur.com/w9BRy6V.jpeg01/07 12:48
12F→: 謝謝p大,我在 VCO current source gate 掛上大電容後01/07 20:39
13F→: 有穩住,但是很傷 gain跟 頻寬,另外在 symmetric load01/07 20:39
14F→: 掛上電容(1f , 1p)反而發現會讓電路不穩定 https://i.01/07 20:39
15F→: imgur.com/TZC8Xt4.jpeg https://i.imgur.com/JeldGgn.j01/07 20:39
16F→: peg https://i.imgur.com/m9Pe68V.jpeg01/07 20:39
17F→: https://i.imgur.com/h5Ha1fJ.jpeg01/07 20:39
18F→: https://i.imgur.com/LRklntP.jpeg01/07 20:40
22F→: 謝謝p大01/08 13:29
23F→: 不過還是對我模擬的方式有疑問,為什麼我測 ac 模擬的01/08 13:29
24F→: 方式檢查不出來這個狀況,因為看起來是 PM不夠,這樣理01/08 13:29
25F→: 論上來說應該跑ac就看得到了01/08 13:29
26F→: 另外 p大提到掛電容在 CS gate的方式雖然可以穩定但是會01/08 13:29
27F→: 傷到頻寬,感覺能不掛最好01/08 13:29
33F→: 謝謝大家回覆,已經找到原因了01/14 00:34
34F→: 我搞錯回授點01/14 00:34
20F→: 嗯嗯,謝謝 S大的回覆,也會一直持續讀論文看有什麼可以03/03 12:08
23F→: 率嗎?(感覺要操作在一個範圍才是普遍狀況吧?)03/03 12:08
22F→: 另外想請教S大知道 CDR電路為什麼有些只能操作在特定頻03/03 12:08
21F→: 解決的問題。03/03 12:08
6F→: 謝謝 D大的建議,目前對 CDR 電路有基本的了解。03/03 09:33
7F→: 我的 data rate 已經固定在 2.5-7 Gbps,我是選擇 N=503/03 09:33
8F→: 的 PLL-based Referenceless 架構(這個N 不是 divider03/03 09:33
9F→: ratio),所以 VCO 操作在0.5-1.4 GHz。03/03 09:33
10F→: 因為實驗室畢業需要有創新性,所以想再跟 D 大請教如何03/03 09:33
11F→: 去思考創新點,或是像 D 大所說的,找到構成對電路的非03/03 09:33
12F→: 理想效應並提出解決問題的方法。03/03 09:33
13F→: 目前有一個方向是我的 vdd 會在 1.6-2.1V 飄動,不過大03/03 09:33
14F→: 部分論文似乎比較少針對這點討論(或是說飄動範圍只會在03/03 09:33
15F→: 1.62-1.98V),再跟您請教,謝謝。03/03 09:33
96F噓: 5000萬財富自由???06/16 01:25
177F推: 大蒜跟十字架06/12 11:48
189F推: 無法接受就算很會理財也一樣06/11 01:30
292F推: 笑死欸 不管怎樣打巴掌就是錯了好嗎很糟糕的行為05/03 01:16
首頁
上一頁
1
下一頁
尾頁