[問題] Differential ring VCO design

看板Electronics作者 (大香蕉真的超級無敵大)時間1年前 (2025/01/06 21:50), 編輯推噓5(5推 0噓 30→)
留言35則, 6人參與, 11月前最新討論串1/1
請教各位類比電路設計大神，我在設計五級的 Maneatis VCO（如圖一） ，在某些 Vctrl 下會遇到 VCO 輸出壞掉的問題（如下波形圖），有 ac模擬（方式如圖三）確認頻寬、 增益都夠，因此想請教這是什麼問題，或是應該有什麼需要注意或檢查的，謝謝 https://i.imgur.com/roox80k.jpeg
https://i.imgur.com/EH9aFLA.jpeg
https://i.imgur.com/XynTa3r.jpeg
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推
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檢查一下boost bias給dcell的偏壓有無劇烈晃動，若有
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就各加一個vgs小電容。
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謝謝p 大的回覆
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Vbn有在震盪，OP 所有節點的電壓也是。
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請問您是說在這邊加上紅色電容嗎？但是我加上 100f 的電
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容後還是沒有改善
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/njIW4GD.jpeg
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推
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那就容值再加大，上面pmos vgs也要加。vgs晃動代表id
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電流劇烈變化，dcell delay time也一直變化。
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謝謝p大，我在 VCO current source gate 掛上大電容後
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有穩住，但是很傷 gain跟 頻寬，另外在 symmetric load
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掛上電容（1f , 1p)反而發現會讓電路不穩定 https://i.
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imgur.com/TZC8Xt4.jpeg https://i.imgur.com/JeldGgn.j
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推
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先確定vgs穩定後，v2f是否已經呈現線性上升並解決之前
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頻率不穩問題。至於增益與頻寬下降則要考量此時vco應
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用在PLL是否符合需求。如鎖定速度或是頻率精準度等。
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謝謝p大
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不過還是對我模擬的方式有疑問，為什麼我測 ac 模擬的
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方式檢查不出來這個狀況，因為看起來是 PM不夠，這樣理
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論上來說應該跑ac就看得到了
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另外 p大提到掛電容在 CS gate的方式雖然可以穩定但是會
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01/08 13:29, 1年前 , 27F
傷到頻寬，感覺能不掛最好
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01/10 17:30, 1年前 , 28F
vgs會動不一定代表穩定度有問題吧
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01/10 17:32, 1年前 , 29F
訊號的kickback也會影響到vgs
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01/12 23:28, 11月前 , 30F
Kickback到bias ac看不出來的吧
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推
01/13 09:53, 11月前 , 31F
.AC 測不出的原因可能是你跑diff mode而測不到對comm
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01/13 09:53, 11月前 , 32F
on nodes的影響，或展開的時間點不對
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01/14 00:34, 11月前 , 33F
謝謝大家回覆，已經找到原因了
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01/14 00:34, 11月前 , 34F
我搞錯回授點
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推
02/01 15:35, 11月前 , 35F
這種電路看op self bias 頻寬穩定度夠了就調delay cell
02/01 15:35, 35F
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