作者查詢 / jacksoncsie
作者 jacksoncsie 在 PTT 全部看板的留言(推文), 共238則
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1F推: 我猜是指發生 data hazard (RAW) 後的第幾個指令09/30 11:52
2F→: 剛剛看了一下解法 應該是這樣沒錯09/30 11:55
1F推: 子嘉的書翻成這寫的是 (s-1)-degree v_1 結果相同09/25 22:48
1F推: https://i.imgur.com/n9mEmYz.jpg09/24 22:48
2F→: 阿 我最近還沒複習到memory的部分09/24 22:49
3F→: 就我的理解如圖所示 因為direct mapping 是屬 cache09/24 22:50
4F→: mapping 所以 logical address 要減 entry(index)09/24 22:51
5F→: 20-4=16 (16+18+2)*16=57609/24 22:52
7F→: 啊我TLB配置圖亂畫 就先別看了 哈哈~09/25 01:01
5F→: 好的 感謝提供建議 我自己再看一下09/23 01:34
14F→: 感恩alex大 我戰友有找到類似題目 而且解答也差不多09/24 21:34
15F→: 不過差一項2 感覺是跟 Graph 的 degree 有關09/24 21:34
1F推: 非當下吧 整條 pipeline 每個 register 在不同時間存09/22 21:22
2F→: 的值 都不同 context switch 只管儲存當前狀態09/22 21:22
3F→: 所以 c 沒有 以上我個人想法09/22 21:23
12F推: 比如說有個register有被多個stage用到 這樣的話09/22 23:10
13F→: pipeline 儲存的方式不就會發生 race condition ?09/22 23:11
14F→: 所以我覺得 c 沒有 其他有事因為在同個 stage 吧09/22 23:12
18F→: https://i.imgur.com/YHg5Ewp.png09/22 23:41
19F→: 原文書寫的09/22 23:41
20F→: 關於 context switch 的部分09/22 23:42
10F推: 推1樓 同樣想法09/22 08:11
6F推: https://imgur.com/a/oHbiCsA09/19 18:41
7F→: https://i.imgur.com/BUFqVKs.jpg09/19 18:47
8F→: 應該是這些狀況不符合吧~09/19 18:47
3F→: 樓上你這樣問不太好吧 有人不知道sin nπ n為整數為09/11 21:46
4F→: 0 嗎? > <09/11 21:47
3F→: :(09/03 22:47
1F推: 那頁下面推廣應該就像你講得差不多08/31 20:49
2F→: 我覺得你的想法沒錯08/31 20:50
3F→: 如果b基底跟r基底有1對1且映成關係 應該是沒甚麼問題08/31 20:52
12F→: 下面推廣基底是相同的 我看錯了09/02 12:09
13F→: 不過我覺得雙方基底有bijection關係應該就可省略09/02 12:10
14F→: 所以你的判斷 我是覺得沒什麼問題09/02 12:11