[理工] 計組一題

看板Grad-ProbAsk作者 (夫葛踢)時間2年前 (2021/09/22 21:15), 編輯推噓4(4024)
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解答上是寫(1)(2)(4) 想請問為什麼(3)不用存下來呢? 感謝 ---- Sent from BePTT on my Samsung SM-A205GN -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.122.136.115 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1632316520.A.B37.html

09/22 21:22, 2年前 , 1F
非當下吧 整條 pipeline 每個 register 在不同時間存
09/22 21:22, 1F

09/22 21:22, 2年前 , 2F
的值 都不同 context switch 只管儲存當前狀態
09/22 21:22, 2F

09/22 21:23, 2年前 , 3F
所以 c 沒有 以上我個人想法
09/22 21:23, 3F

09/22 22:13, 2年前 , 4F
因為是以指令為單位的吧 如果以pipeline的stage為單位
09/22 22:13, 4F

09/22 22:13, 2年前 , 5F
各個架構的stage數也不一樣
09/22 22:13, 5F

09/22 22:13, 2年前 , 6F
我是這樣理解的
09/22 22:13, 6F

09/22 22:32, 2年前 , 7F
我還是不太理解,如果說是以指令為單位的話,那麼在復原
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09/22 22:32, 2年前 , 8F
時要從那個指令開始往下做呢? 這時候的PC因為pipeline的
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09/22 22:32, 2年前 , 9F
關係應該存的不是正確的吧?
09/22 22:32, 9F

09/22 22:35, 2年前 , 10F
像是某些指令還卡在pipeline中還沒執行完,但是PC已經往
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09/22 22:35, 2年前 , 11F
下抓其他指令了
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09/22 23:10, 2年前 , 12F
比如說有個register有被多個stage用到 這樣的話
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09/22 23:11, 2年前 , 13F
pipeline 儲存的方式不就會發生 race condition ?
09/22 23:11, 13F

09/22 23:12, 2年前 , 14F
所以我覺得 c 沒有 其他有事因為在同個 stage 吧
09/22 23:12, 14F

09/22 23:27, 2年前 , 15F
咦 可是pipeline reg不是像ID/IF這種reg嗎?裡面存的應該
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09/22 23:27, 2年前 , 16F
是指令的格式(opcode, rs rt編號...等等)和一些control
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09/22 23:27, 2年前 , 17F
signal吧?還是我有理解錯誤的地方呢
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09/22 23:41, 2年前 , 18F

09/22 23:41, 2年前 , 19F
原文書寫的
09/22 23:41, 19F

09/22 23:42, 2年前 , 20F
關於 context switch 的部分
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09/22 23:53, 2年前 , 21F
pipeline reg存的是上個stage做完的結果,並不是最
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後instruction的結果。因為存到memory要花很多很多
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09/22 23:53, 2年前 , 23F
個cycle, context switch時與其存到memory, 不如直
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09/22 23:53, 2年前 , 24F
接flush掉
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09/22 23:55, 2年前 , 25F
switch back時 ,再從之前被flush掉的第一個instruc
09/22 23:55, 25F

09/22 23:55, 2年前 , 26F
tion開始做 (general reg存的是做完instruction的
09/22 23:55, 26F

09/22 23:55, 2年前 , 27F
結果,所以存回memory)
09/22 23:55, 27F

09/23 00:07, 2年前 , 28F
我了解了!!感謝樓上的各位這麼晚還在回覆我的問題
09/23 00:07, 28F
文章代碼(AID): #1XIoneit (Grad-ProbAsk)
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