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作者 glgg 在 PTT [ Electronics ] 看板的留言(推文), 共11則

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[ Electronics ]63 留言, 推噓總分: +18

作者: glgg - 發表於 2016/04/23 22:19(9年前)

9^F→glgg: 用這種架構應該是要減少mismatch,是說我用這樣的量測方法，p04/24 00:30

10^F→glgg: hase是從180度開始，是不是正負號接反？謝謝04/24 00:30

24^F→glgg: http://i.imgur.com/0BflV68.jpg04/24 09:26

25^F→glgg: 我模擬的時候是把up跟dn都短路，upb跟dnb都開路，找過論文真04/24 09:31

26^F→glgg: 的很少人用op鎖，但卡在vdd很低，無法cascode，所以mismatch04/24 09:31

27^F→glgg: 好像會超級大；查到的論文中，兩種接法上圖都有，我個人覺得04/24 09:31

28^F→glgg: function好像兩種都沒什麼問題，謝謝!!!04/24 09:31

29^F→glgg: 還有請問inband的noise是不是降低頻寬可以改善,但前提是vco04/24 09:41

30^F→glgg: phase noise不能太差，但還是要模擬看看才知道，謝謝04/24 09:41

39^F→glgg: 我的參考頻率是16MHz跟32MHz,您說的op會死掉是指頻寬不夠還04/24 19:23

40^F→glgg: 有死區的問題嗎？謝謝04/24 19:23

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