[問題] PLL charge pump問題消失

看板Electronics作者時間9年前 (2016/04/23 22:19), 編輯推噓18(18推 0噓 45→)
留言63則, 5人參與, 最新討論串1/1
大家好，小弟目前模擬pll cp,遇到穩定度的問題，電路圖如下， http://i.imgur.com/Ne3toKT.jpg
，左邊op讓正負端虛短路，由於這種架構似乎有兩個回授，左邊負回授，右邊正回授，為 了模擬穩定度，我在用紅筆畫的地方放上電容電感，電容是1F,電感1G,然後看Vop_out的g ain跟phase margin,(為了模擬pll鎖定，會在cp點給個dc值)，模擬的結果如下： http://i.imgur.com/iDIKDD1.jpg
發現phasemargin很怪，大大們是否能幫我看一下哪裡電路接法出了問題,謝謝!! -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.72.237.164 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1461421189.A.858.html
推
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感覺cp輸出掛dc會導致那點小訊號接地 輸出阻抗等於零，正
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→
04/23 23:37, , 2F
回授對整體迴路的影響就考慮不到了，如果你用hspice跑，你
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可以使用lstb這指令跑出phasemargin跟gain。
04/23 23:37, 3F
推
04/23 23:41, , 4F
阿如果你只是要單純看負回授的部分，也就是你po的模擬圖，
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04/23 23:41, , 5F
看樣子cc電容掛太小了0db前有兩個pole存在，所以導致幾乎
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沒什麼phaemargin。
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推
04/23 23:47, , 7F
另外，好奇為什麼要用這種cp？
04/23 23:47, 7F
推
04/24 00:03, , 8F
可以舉個範例在 lstb 的方法嗎 這樣還需要斷開電路嗎?
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用這種架構應該是要減少mismatch,是說我用這樣的量測方法，p
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hase是從180度開始，是不是正負號接反？謝謝
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推
04/24 01:58, , 11F
lstb 可以查hspice 手冊，上面有範例，蠻好懂得.
04/24 01:58, 11F
推
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起始180度是因為你斷開的點繞一圈是負回授，所以是結構性
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反向，phase從從180度開始往下掉.
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推
04/24 02:06, , 14F
我覺得這cp架構，current mismatch應該是dc分析看起來很好
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，然後暫態分析可能會爆炸。
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推
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其實我個人覺得pll的cp簡單就好, current mismatch造成的s
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pur用三階濾波器其實就濾的差不多了，cp如果太複雜，感覺
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對in band phase noise 影響不少。每多一顆op都等於提共一
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個flicker noise source。
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相位是180=-180 所以相位是負回授應該沒錯
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比較好奇的是右邊四顆switch 的狀態你是怎麼給的
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Cp 那點是接loop filter 嗎？ 怎麼覺的loop filter 應
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該要接在最右邊才對
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04/24 09:26, , 24F
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04/24 09:31, , 25F
我模擬的時候是把up跟dn都短路，upb跟dnb都開路，找過論文真
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的很少人用op鎖，但卡在vdd很低，無法cascode，所以mismatch
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好像會超級大；查到的論文中，兩種接法上圖都有，我個人覺得
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function好像兩種都沒什麼問題，謝謝!!!
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04/24 09:41, , 29F
還有請問inband的noise是不是降低頻寬可以改善,但前提是vco
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04/24 09:41, , 30F
phase noise不能太差，但還是要模擬看看才知道，謝謝
04/24 09:41, 30F
推
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既然是用virtuoso跑怎麼不用iprobe跑stb?
04/24 12:08, 31F
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這種架構只能去修UP/DN DC current mismatch
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transient開關pulse一來 ck feedthrough和charge shari
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ng都會造成mismatch 還有不知道原PO的ref clk多快
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04/24 12:16, , 35F
PFD的delay多大? 太短太快OP就幾乎是廢掉了
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推
04/24 12:19, , 36F
右邊那顆OP用來降低上下兩個current source D端的charg
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e sharing問題，有加沒加差滿多的 OP size夠大跑pnoise
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其實flicker貢獻不大 並不會degrade noise performance
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04/24 19:23, , 39F
我的參考頻率是16MHz跟32MHz,您說的op會死掉是指頻寬不夠還
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04/24 19:23, , 40F
有死區的問題嗎？謝謝
04/24 19:23, 40F
推
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我覺得op的頻寬做的比pll的頻寬寬就好
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推
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我覺得要做到比reference clk 還寬才夠 畢竟PFD 是一個c
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lock cycle 吐出一筆資料 你要在這cycle之內做完才行
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推
04/24 21:27, , 44F
先去檢查看看PFD clock edge造成的glitch mismatch吧
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glitch mismatch造成的spur先修掉再去考慮做那個OP
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x大講的其實也沒什麼問題 如果已經phase lock了 那cont
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rol voltage基本上不太會動很大，再加上右邊是兩路架構
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所以左邊OP是可以容許N個cycle去做current mismatch
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修正
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推
04/24 21:36, , 50F
原PO 有virtuoso環境就用stb去測phase margin吧
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04/24 21:37, , 51F
用L時常會有莫名其妙的phase plot 冏
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推
04/24 21:46, , 52F
抱歉 我以為你說的是nit-gain=1那顆op
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04/24 21:47, , 53F
那在借題問一下 unit-gain那顆的頻寬 是否要比reference
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04/24 21:48, , 54F
clk 要寬?
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推
04/25 03:55, , 55F
我還是覺得unit gain op那顆頻寬也是做得比pll頻寬寬就好
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，但這顆op比較需要考量他的輸出電流抽載能力,至少要做的
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04/25 03:55, , 57F
比你cp抽的電流大，感覺上分兩級做會比較好，第一級提供ga
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04/25 03:55, , 58F
in，第二級提共電流抽載能力，但這樣做真的很麻煩@@,不知
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04/25 03:55, , 59F
到原po那顆unit gain op用什麼架構？
04/25 03:55, 59F
推
04/25 04:03, , 60F
另外，不知道原po灑過這種加強cp current matching能力的
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04/25 04:03, , 61F
蒙地卡羅，其實敝人蠻好奇有加op跟沒加op一個標準差會差
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04/25 04:03, , 62F
到多少？
04/25 04:03, 62F
推
04/25 21:32, , 63F
感謝x大 小弟受教了
04/25 21:32, 63F
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