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作者 gieks 在 PTT [ Electronics ] 看板的留言(推文), 共23則

限定看板：Electronics

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[ Electronics ]17 留言, 推噓總分: +6

作者: Zoxge - 發表於 2010/07/28 01:53(15年前)

11^F→gieks:所謂大拜拜是說paper水準很雜或是很容易accept07/31 02:07

12^F→gieks:所以就容易會有很多各種領域的人參與很歡樂的感覺非不正式07/31 02:08

[ Electronics ]15 留言, 推噓總分: +2

作者: magician1 - 發表於 2010/03/21 18:24(16年前)

2^F推gieks:實際IC? 這是晶片量測結果?03/21 22:56

3^F→gieks:還有你的post sim 是post-synthesis sim還是post-layout sim03/21 22:57

4^F→gieks:語法上的話你最後一個always block中的case 2'b1103/21 22:58

5^F→gieks:冒出一個v_out的assignment 然而這個flip-flop卻沒有被reset03/21 23:00

6^F→gieks:不曉得這是不是你想要問的?03/21 23:01

[ Electronics ]4 留言, 推噓總分: +1

作者: takumiho - 發表於 2010/03/21 12:47(16年前)

1^F推gieks:直接用ncverilog xxx.v, 然後testbench裡用$fsdbDumpfile()03/21 23:04

2^F→gieks:與$fsdbDumpvars 吐出.fsdb檔, 再用nWave debug03/21 23:04

3^F→gieks:唯有在run ncverilog 前要先source好ncsim的環境變數03/21 23:05

4^F→gieks:如果你問的是安裝方式我就不懂了, 我直接用CIC的懶人包裝的03/21 23:06

[ Electronics ]7 留言, 推噓總分: +3

作者: gm560622 - 發表於 2010/03/19 20:08(16年前)

4^F推gieks:flip-flop一般習慣用non-blocking assignment "<="03/21 23:09

5^F→gieks:btw, 你文中倒數第二行, "合成"在數位電路有特別的意思,03/21 23:11

6^F→gieks:依你的文意應該是多個sub-module組合而成的意思吧XD03/21 23:11

[ Electronics ]17 留言, 推噓總分: +7

作者: lee7578 - 發表於 2009/12/27 19:07(16年前)

13^F推gieks:如果他沒發現也tape-out了量不到信號畢不了業要自己負責喔!01/02 15:58

[ Electronics ]18 留言, 推噓總分: +4

作者: arloha - 發表於 2009/12/26 20:03(16年前)

2^F推gieks:verilog只是描述語言不會有什麼元件你說的and/or正確說應01/02 15:49

3^F→gieks:叫primitive, 然後是的你可以自己define你的latch primitive01/02 15:49

4^F→gieks:回到第一點只要是大型的數位系統都是flip-flop based 因為01/02 15:50

5^F→gieks:時序很好控制又不易受製程影響造成timing的不確定性01/02 15:51

6^F→gieks:再加上, 一般數位電路的verilog會在合成時產生latch都是由於01/02 15:52

7^F→gieks:coding style不妥造成timing violation或根本合出垃圾01/02 15:53

8^F→gieks:如果你是直接要有latch的應該不是這種數位電路是比較特殊功01/02 15:53

9^F→gieks:能的吧01/02 15:53

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