[問題] verilog有內建的latch元件嗎?

看板Electronics作者 (我要去澳洲玩!!!)時間16年前 (2009/12/26 20:03), 編輯推噓4(4推 0噓 14→)
留言18則, 4人參與, 7年前最新討論串1/1
之前上課聽學校老師說在數位設計上盡量避免有latch的出現 在這方面一直不是很了解為何要避免... 另外現在我的設計需要使用latch 不知道在verilog的語法上有沒有直接呼叫latch元件來使用 (就像是structural style裡,可以直接使用and.or之類的元件) 我剛剛試過直接用 latch tch(out,in,en); 這樣來測試... compile不會出現error但在跑function的時候輸出卻都是零!? 所以想問有沒有人使用過.... 如果沒辦法的話....看來只有自己寫一個latch的ocde了 先謝謝各位了! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 114.45.17.110
推
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我的作法是直接呼叫simulation model的latch來使用
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推
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verilog只是描述語言 不會有什麼元件 你說的and/or正確說應
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叫primitive, 然後是的你可以自己define你的latch primitive
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回到第一點 只要是大型的數位系統都是flip-flop based 因為
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時序很好控制 又不易受製程影響造成timing的不確定性
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再加上, 一般數位電路的verilog會在合成時產生latch都是由於
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coding style不妥 造成timing violation或根本合出垃圾
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如果你是直接要有latch的應該不是這種數位電路 是比較特殊功
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能的吧
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推
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一個字, transparency, 當latch enable的時候, Q會隨著D的
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變化,而馬上改變, 你有把握關起來的時候取到的剛好是穩定的
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D值嗎? 正因為這種不確定性, 所以clock based較易掌握,只要
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注意有無setup time,與 hold tim violation即可
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推
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latch 要掌握開啟的責任週期 相對不易
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注意有無setup t https://muxiv.com
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叫primitive, https://noxiv.com
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//daxiv.com http://yofuk.com
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