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作者 Battie 在 PTT [ Electronics ] 看板的留言(推文), 共8則
限定看板:Electronics
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[問題] Verilog中Assign reg會不會衝突
[ Electronics ]39 留言, 推噓總分: +15
作者: eroha90021 - 發表於 2021/03/25 17:47(4年前)
2FBattie: 在always block內要宣告reg,宣告reg就不能用assign03/25 21:42
24FBattie: reg也可以是combinational logic,如果沒用posedge or nege03/26 20:59
25FBattie: dge03/26 20:59
26FBattie: 說實話,我從沒用過deassign03/26 21:05
[問題] 下線後碰到hold time violation?
[ Electronics ]35 留言, 推噓總分: +8
作者: fcuk9981 - 發表於 2017/05/06 13:57(8年前)
15FBattie: 先降電壓看看05/07 10:06
[問題] Verilog 用 data edge 作為訊號輸入
[ Electronics ]22 留言, 推噓總分: +6
作者: FTICR - 發表於 2016/01/03 00:25(10年前)
20FBattie: a要glitch free,然後再delay,造出個pulse,才能sample自己02/15 00:52
21FBattie: state要gray code過,而且會常常sample到不是當下的state02/15 00:55
22FBattie: 不如全部改成同步設計02/15 00:55
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